Design for Test / Testpunktplanung für Leiterplatten
Eine PCBA lässt sich nicht effizient prüfen, wenn die Teststrategie erst nach Abschluss des Routings beginnt. Dann liegen wichtige Netze möglicherweise unter BGAs, Prüfflächen werden von Bauteilen verdeckt, Programmierschnittstellen fehlen und die Vorrichtung wird unnötig komplex. Design for Test (DFT) bringt Testtechnik, PCB-Design und Fertigungspartner vor der Layoutfreigabe zusammen, damit die Baugruppe über die erforderlichen Zugänge, Daten und Steuerfunktionen verfügt.
Praxisregel: Testpunkte sollten erst geplant werden, nachdem feststeht, welche Fehler und Funktionen der Produktionstest nachweisen muss. Bare-Board-Test, In-Circuit-Test (ICT), Flying Probe, Programmierung und Funktionstest beantworten unterschiedliche Fragen. Das Layout muss die ausgewählten Verfahren unterstützen, ohne Signalintegrität, mechanische Zuverlässigkeit oder Bestückungsausbeute zu beeinträchtigen.
1. Mit den zu prüfenden Fehlern und Funktionen beginnen
Die erste DFT-Entscheidung betrifft nicht Padgröße oder Raster, sondern den geforderten Nachweis. Der elektrische Bare-Board-Test prüft Durchgang und Isolation der unbestückten Leiterplatte. ICT und Flying Probe können zugängliche Bestückungsfehler wie Kurzschlüsse, Unterbrechungen, fehlende Bauteile sowie ausgewählte Wert- und Polaritätsfehler erkennen. Die Programmierung lädt Firmware oder Konfiguration. Der Funktionstest verifiziert definierte Funktionen unter festgelegten Versorgungen, Stimuli, Lasten und Grenzwerten.
| Methode | Hauptzweck | DFT-Eingaben |
|---|---|---|
| Bare-Board-Test | Durchgang und Isolation der gefertigten Netze | Fertigungsnetzliste, Lagenaufbau und besondere Prüfvorgaben. |
| ICT / Nadelbett | Schneller, wiederholbarer Zugriff auf viele PCBA-Knoten | Stabile Prüfpositionen, Vorrichtungsseite, Abstützung, Grenzwerte und Vorrichtungsbudget. |
| Flying Probe | Flexibler elektrischer Zugriff ohne festes Nadelbett | Erreichbare Pads, kollisionsfreie Bewegung, Programmdaten und akzeptable Taktzeit. |
| Boundary Scan | Digitale Verbindungen bei begrenztem physischem Zugriff | Kompatible Bauteile, korrekte JTAG-Kette, BSDL-Dateien und Testplan. |
| Programmierung | Firmware oder Konfiguration laden und verifizieren | Versorgung, Masse, Takt/Reset, Programmierschnittstelle und Dateikontrolle. |
| Funktionstest | Spezifizierte Baugruppen- oder Produktfunktion prüfen | Firmware, Anschlüsse, Lasten, Stimuli, Sequenz, Sicherheit und Sollwerte. |
Unser Leitfaden zu AOI, Röntgen, ICT und Funktionstest erläutert, welchen Nachweis die einzelnen Verfahren liefern. DFT ist der vorgelagerte Designschritt, der die ausgewählten elektrischen Prüfungen praktisch umsetzbar macht. Ein Verfahren ersetzt nicht automatisch ein anderes: Ein bestandener Funktionstest identifiziert beispielsweise nicht zwingend einen falschen Widerstand, während ICT nicht die vollständige Endanwendung nachweist.
2. Eine Netzzugangsstrategie statt wahlloser Prüfpads
Bei modernen, dichten Leiterplatten ist ein physischer Zugriff auf jedes Netz oft unrealistisch. BGAs, High-Speed-Verbindungen und knapper Bauraum begrenzen die Zugänglichkeit. Das Team sollte deshalb vor dem Platzierungs-Freeze priorisieren: Versorgung und Rückleiter, Programmier- und Steuersignale, Netze mit hohem Diagnosewert, empfindliche Analogknoten, digitale Verbindungen und wichtige Servicepunkte.
| Priorität | Typische Knoten | Planungsfrage |
|---|---|---|
| Versorgung und Rückleiter | Eingänge, geregelte Schienen, Masse, Strommessung, Enable | Kann sicher versorgt, gemessen und ein Kurzschluss isoliert werden? |
| Programmierung und Steuerung | JTAG/SWD/UART/SPI, Reset, Boot-Straps, Takte | Lässt sich eine leere Baugruppe ohne manuelle Verdrahtung programmieren? |
| Hoher Diagnosewert | Trennpunkte zwischen Funktionsblöcken | Lokalisiert der Test den Fehler oder meldet er nur „Baugruppe fehlerhaft“? |
| Analog und Sensorik | Referenzen, Rückkopplung, Sensoreingänge | Kann ohne relevante Belastung oder Störeinfluss gemessen werden? |
| Digitale Verbindungen | Busse, Speicher- und Device-to-Device-Signale | Ist eine Sonde geeignet oder sind Boundary Scan/Funktionstest besser? |
Ein CAD-Testpunkt ist nur dann nützlich, wenn er auf der bestückten Baugruppe das richtige Netz freilegt und nach Löten, Beschichtung, Abschirmung und mechanischer Montage erreichbar bleibt. Ein als Testpunkt markiertes Via wird unbrauchbar, wenn es mit Lötstopplack abgedeckt ist. Ein Pad unter einem Bauteil kann beim Bare-Board-Test zugänglich, nach der Bestückung jedoch blockiert sein.
3. Sondenzugang als mechanische Schnittstelle behandeln
Die zulässige Testseite, Pad- und Via-Geometrie, Abstände, Bauteilfreiräume und Kantenabstände müssen mit Fertiger und Bestücker definiert werden. Diese Regeln hängen von Anlage und Prüfstift ab; universelle Padgrößen oder Raster sollten nicht ungeprüft aus anderen Projekten übernommen werden.
- Testseite früh festlegen: Einseitige Zugänglichkeit kann die Vorrichtung vereinfachen. Beidseitiges Prüfen erhöht eventuell die Abdeckung, aber auch Ausrichtung, Komplexität und Kosten.
- Saubere Kontaktfläche: Die Sonde braucht freies, planes und wiederholbar kontaktierbares Metall. Oberfläche, Lötstopplacköffnung und Zulässigkeit von Via-Bohrungen sind abzustimmen.
- Kollisions- und Stützzonen: Der Sondenkörper ist breiter als die Spitze. Bauteilhöhen, Kanten, Werkzeugbohrungen, Ausschnitte und die kombinierte Federkraft eines Nadelbetts müssen berücksichtigt werden.
- Eindeutige Identifikation: Stabile Testpunktbezeichnungen und Koordinaten gehören in die Freigabedaten. Ein Siebdrucklabel allein reicht für das Testprogramm nicht aus.
4. Zugang schaffen, ohne die Schaltung zu verschlechtern
Teststrukturen fügen Kupfer, Kapazität, Induktivität und Stichleitungen hinzu. Bei langsamen Versorgungsschienen ist das oft unkritisch; bei RF, schnellen seriellen Signalen, Takten, Präzisionsanalog- oder hochohmigen Netzen kann es das Messergebnis verändern. Testtechnik und Elektronikdesign müssen entscheiden, ob direktes Pad, Serienisolation, definierter Stecker, integrierte Testfunktion oder berührungsloses Verfahren geeignet ist.
- Keine langen, unkontrollierten Stubs an High-Speed-Netzen ohne SI-Prüfung.
- Versorgung, Sense und Rückleiter bei hohen Strömen oder Genauigkeitsanforderungen getrennt planen.
- Prozessoren, Wandler, Funkmodule und Ausgänge reproduzierbar in einen sicheren Testzustand bringen.
- Belastung, ESD und maximale Stimuli empfindlicher Knoten prüfen.
- Bei Bedarf Null-Ohm-Optionen, Testschalter oder Boundary-Scan-Steuerung zur Isolation vorsehen.
DFT muss gemeinsam mit DFM bewertet werden. Ein Testpad, das Lötstopplackstege, Pastendruck, Kriechstrecken, Impedanz oder Bauteilplatzierung verletzt, ist keine akzeptable Lösung.
5. Zugangsmuster an das Produktionsverfahren anpassen
ICT: Ein Nadelbett bietet parallelen, wiederholbaren Kontakt und kurze Taktzeiten für stabile Produkte und höhere Volumen. Es benötigt Vorrichtungsdesign, feste Koordinaten, ausreichend zugängliche Netze und mechanische Abstützung. Layoutänderungen nach Vorrichtungsbau können Stifte, Auflagen oder Programm ungültig machen.
Flying Probe: Bewegliche Sonden vermeiden ein festes Nadelbett und eignen sich häufig für Prototypen, NPI oder wechselnde Builds. Dennoch sind erreichbare Kontaktflächen und kollisionsfreie Bewegungen nötig. „Keine Vorrichtung“ bedeutet nicht „kein DFT“.
Boundary Scan: IEEE-1149.1/JTAG-fähige Bauteile können ausgewählte, physisch schwer zugängliche Verbindungen prüfen. Korrekte BSDL-Daten, Kettenimplementierung und Steuerpunkte sind entscheidend. Analoge Bauteile und nicht unterstützte Funktionen bleiben außerhalb der Abdeckung.
Funktionstest: Anschlussbasierter Zugriff kann zusätzliche Pads reduzieren, verlangt aber klare Definitionen von Ein-/Ausgängen, Lasten, Timing, Firmware, Kalibrierung und Pass/Fail-Grenzen. Die Diagnose sollte Fertigungsfehler von Firmware- oder Einrichtungsproblemen unterscheiden können.
6. Vollständiges Testpaket freigeben und DFT formal prüfen
| Freigabepunkt | Nützlicher Inhalt |
|---|---|
| Designidentität | PCB/PCBA-Teilenummer, Revision, freigegebene BOM und Bestückungsvariante. |
| CAD- und Netzdaten | ODB++/IPC-2581 oder vereinbarte Fertigungsdaten, Netzliste, Centroid und Zeichnungen. |
| Testpunktliste | Eindeutige Kennung, Netzname, X/Y, Seite, Padtyp und zulässige Verwendung. |
| Mechanische Definition | Kontur, Dicke, Werkzeugbohrungen, Keepouts, Bauteilhöhen und Stützverbote. |
| Elektrische Spezifikation | Versorgungssequenz, Stromgrenzen, Stimuli, Messungen, Toleranzen und Sicherheit. |
| Programmierpaket | Freigegebenes Image, Version, Konfiguration, Schnittstelle und Verifikation. |
| Abdeckungsnachweis | Geforderte Netze/Funktionen, Methode, bekannte Lücken und freigegebene Risiken. |
| Fehlerbehandlung | Diagnoseausgaben, Retest-Regeln, Golden-Board-Kontrolle und Rückverfolgbarkeit. |
Die DFT-Prüfung sollte vor der Layoutfreigabe, nach dem Routing und vor der Vorrichtungsfreigabe stattfinden. Grundlage sind die aktuellen Anlagenregeln des Fertigungspartners und die tatsächlich zu produzierende PCBA-Variante. Prüfpads müssen frei, erreichbar und korrekt zugeordnet sein; Sondenkräfte müssen abgestützt, Dateien revisionsgeführt und bekannte Abdeckungslücken dokumentiert werden.
Typische vermeidbare Fehler: ICT erst nach Layoutabschluss auswählen, von Bauteilen verdeckte Pads nutzen, Testvias abdecken, Masse- oder Reset-Zugriff vergessen, Punkte zu nah an hohen Bauteilen platzieren, PCB nach Vorrichtungsbau ändern oder Testpunktdaten mit falscher Revision liefern.
Technische Referenzen
- Keysight — In-Circuit Test for Manufacturing
- Keysight — Flying Probe Testing vs. In-Circuit Testing
- Keysight — ICT Boundary Scan Development Steps
- Teradyne — In-Circuit Testing
- Altium — Assigning Testpoints on the Board
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